Thiết kế khối Logic khối điện tử cơ cấu phóng khí cụ bay sử dụng fpga trên cơ sở nghiên cứu, phân tích, mô phỏng nguyên lý hoạt động khối logic nguyên mẫu

Nghiên cứu khoa học công nghệ 
Tạp chí Nghiên cứu KH&CN quân sự, Số Kỷ niệm 55 năm Viện KHCNQS, 10 - 2015 107
THIẾT KẾ KHỐI LOGIC KHỐI ĐIỆN TỬ CƠ CẤU PHÓNG 
KHÍ CỤ BAY SỬ DỤNG FPGA TRÊN CƠ SỞ NGHIÊN CỨU, 
PHÂN TÍCH, MÔ PHỎNG NGUYÊN LÝ HOẠT ĐỘNG 
KHỐI LOGIC NGUYÊN MẪU 
Đỗ Tuấn Cương1, Bùi Văn Tuân1*, Đinh Văn Minh1, Nguyễn Viết Hoa2 
Tóm tắt: Bài báo trình bày các phân tích về nguyên lý hoạt động khối logic khối 
điện tử nguyên mẫu của cơ cấu phóng khí cụ bay, mô phỏng hoạt động và các 
trường hợp xử lý của nó cũng như trình bày một phương án thiết kế mới khối logic 
dựa trên vi mạch tích hợp cao FPGA. 
Từ khóa: Khí cụ bay, Cơ cấu phóng, Khối logic, FPGA. 
1. MỞ ĐẦU 
Cơ cấu phóng (CCP) của tổ hợp khí cụ bay (KCB) được dùng để chuẩn bị phóng và 
phóng KCB. CCP KCB nguyên bản là một thiết bị điện tử có thuật toán hoạt động phức 
tạp, có cơ sở linh kiện là các vi mạch lai (hybrit) (xem hình 1(a)), cho nên việc “giải mã” 
và tiến tới làm chủ thiết kế gặp nhiều khó khăn. 
(a) 
(b) 
Hình 1. Vi mạch lai trong CCP (a); Khối Л nguyên bản trong CCP (b). 
Trong chuyển giao công nghệ, ta chỉ nhận được bộ bản vẽ thiết kế và tài liệu công 
nghệ, không có tài liệu giải thích ý nghĩa, thuyết minh kỹ thuật và công nghệ. Hiện nay, 
việc sản xuất CCP cũng như tổ hợp KCB theo li-xănggặp khó khăn một phần là do ta chưa 
nắm vững nguyên lý, thuật toán hoạt động của các sản phẩm một cách cơ bản. Vì vậy, 
nghiên cứu tìm hiểu nguyên lý, thuật toán hoạt động của các thành phần và của tổ hợp 
KCB là nền tảng quan trọng đối với nghiên cứu làm chủ công nghệ, tiến tới làm chủ thiết 
kế sau này. Theo định hướng này, trong thời gian qua, Bộ Quốc phòng đã phối hợp với Bộ 
Khoa học và Công nghệ mở Đề án nghiên cứu làm chủ công nghệ chế tạo tổ hợp KCB tầm 
thấp để hỗ trợ ngành Công nghiệp Quốc phòng triển khai sản xuất hiệu quả. 
Khối logic (khối Л) là một khối chức năng của khối điện tử (KĐT), một phần sản phẩm 
nghiên cứu của Đề tài cấp Bộ thuộc Đề án nêu trên. Các tác giả nghiên cứu thiết kế khối Л 
cải tiến bằng phương pháp thiết kế “ngược”. Ban đầu, các tác giả đã nghiên cứu phân tích 
để nắm vững thiết kế, nguyên lý, thuật toán hoạt động, chỉ tiêu tham số của khối Л nguyên 
bản, trên cơ sở đó thiết kế thành công khối Л sử dụng FPGA đạt các yêu cầu của Điều kiện 
kỹ thuật (ĐKKT) của nhà sản xuất, kiểm tra đạt trên giá thử chuyên dụng, pháp lý tại nhà 
máy. Cùng với sản phẩm, các tác giả đã biên soạn bộ tài liệu thiết kế, công nghệ, thuyết 
minh kỹ thuật khối Л. Với các kết quả đạt được có thể khẳng định rằng ta đã làm chủ thiết 
kế và công nghệ chế tạo khối Л KĐT CCP. Trong khuôn khổ bài báo, các tác giả trình bày 
quá trình “giải mã” thiết kế, xây dựng mô hình mạch điện và mô phỏng bằng công cụ 
Proteus, ISE Design để nắm vững thuật toán, hỗ trợ thiết kế khối Л. 
Kỹ thuật điều khiển & Điện tử 
Đ.T.Cương, B.V.Tuân, Đ.V.Minh, N.V.Hoa, “Thiết kế khối logic nguyên mẫu.” 108 
2. PHÂN TÍCH KHỐI Л TRONG THIẾT KẾ NGUYÊN MẪU 
Sau quá trình phân tích bộ bản vẽ thiết kế [1] và khối Л thực tế (hình 1b), khảo sát tại 
nhà máy, các tác giả đã tổng hợp được sơ đồ khối của khối Л như trình bày trên hình 2, 
đồng thời xây dựng được lưu đồ thuật toán xử lý logic như trên hình 3. 
Rơ le 4.64s
Mạch đ/k 
sẵn sàng
Sơ đồ mở 
hãm theo 
chu kz
Mạch cấp 
t/h dắt 
ngang
Mạch đ/k rơ le 
ПAД và CД 
Trigger
 phóng
Chọn chế 
độ TĐ-Bằng 
tay
Mạch liên 
lạc với máy 
hỏi
Mạch tạo 
t/h âm 
thanh
Mạch tạo 
t/h ánh 
sáng
Mạch ngắt 
t/h dẫn
Mạch chế 
áp φк 
Mạch ngắt 
bộ chọn
 Sẵn sàng 
50Hz
C[0]И[1]
ĐK sẵn sàng
PPO[1]
Ngắt tăng tốc[1]
Ngưỡng CK min
Ngưỡng CK max
Ngưỡng bám sát
Ngưỡng đường ngắm
T/h có MT (tín/tạp)
Mục tiêu/Nền
Điện áp chuẩn 180⁰ 
Điện áp chuẩn 270⁰ 
Đ/áp chuẩn tới CK
t/h Sẵn sàng 
tới PHMT
Rơ le ПAД 
Rơ le CД 
TP Xuất phát[1] 
TP Sẵn sàng 
PПO[1]
Bật t/h dẫn
Ngắt t/h dẫn
Chế áp
Ngắt chọn
T
T/h âm thanh 
tới CK
T/h ánh sáng
 Hỏi 
PP[1]
20/200
Làm tươi
Ngắt 1Л14 
Л2[1]
Л1[1]
Cấm -20V 
vào mồi 
lửa điện
800Hz
Âm thanh 
từ PMMT
TP ngoài 
[1]
TP trong
Hình 2. Sơ đồ khối chức năng khối Л cơ cấu phóng khí cụ bay. 
Khối Л thực hiện các nhiệm vụ chính sau: Nhận thông tin trạng thái hoạt động của 
ĐTD; thông tin từ các khối phát hiện mục tiêu (PHMT), tín hiệu hiệu chỉnh (CК); thao tác 
của xạ thủ; Trên cơ sở các điều kiện ban đầu, thực hiện mở chốt ĐTD, phân tích các tín 
hiệu và các thông tin trên theo thuật toán xử lý logic nhiều bước dạng vòng lặp; đánh giá 
các điều kiện phóng; tạo các tín hiệu ánh sáng và âm thanh thông báo cho xạ thủ; Khi đủ 
điều kiện phóng, theo chế độ phóng đã chọn, thực hiện phóng và điều khiển quá trình 
phóng KCB. Khối Л có thể làm việc trong hai chế độ: chế độ “C” và “И” tùy thuộc vào 
loại KCB trên bệ phóng. 
Trung tâm xử lý logic của khối Л là mạch tự động mở chốt theo chu kỳ (MCTCK). 
Mạch hoạt động theo nguyên lý phân tích logic các sự kiện theo 4 bước dạng vòng lặp. 
Phân tích logic được thể hiện trên lưu đồ thuật toán tại hình 3. Kết thúc phân tích theo 4 
bước, nếu tất cả các điều kiện phân tích đều tích cực thì có tín hiệu “giải mã” (“ДЕШ”) kết 
hợp với các tín hiệu của máy hỏi để kích hoạt trigger phóng. 
Hoạt động của khối Лtrong chế độ “И” theo lưu đồ thuật toán. 
Khi cấp nguồn cho CCP, rơ le thời gian 4.64 s giữ chậm kích hoạt mạch điều khiển sẵn 
sàng khoảng thời gian 4.64 s để các mạch điện của CCP và của khối Л thiết lập trạng thái ban 
đầu. Sau thời gian giữ chậm, có tín hiệu mức “1” được cấp tới mạch điều khiển sẵn sàng. 
Sau khi có tín hiệu sẵn sàng, xạ thủ bắt đầu ngắm KCB vào mục tiêu (MT) và bóp cò 
(nấc 1,nếu dự định phóng KCB bằng tay, hoặc bóp hết cò sao cho thời gian cò qua nấc 1 và 
2 nhỏ hơn 0.6s, nếu dự định phóng KCB tự động), mạch MCTCK bắt đầu hoạt động, thực 
hiện phân tích các thông tin đầu vào theo 4 bước kéo dài 0.8s, độ dài mỗi bước bằng 0.2s. 
Nghiên cứu khoa học công nghệ 
Tạp chí Nghiên cứu KH&CN quân sự, Số Kỷ niệm 55 năm Viện KHCNQS, 10 - 2015 109
 B¾t ®Çu 
NhËp t/h ГОТОВ, 
ОБН, РРО
ГОТОВ = [0],
ОБН = [1], РРО = [0]
Më chèt con quay, 
sang bước 2
Kh«ng më chèt 
con quay
NhËp t/h ЭРСЛ, ЭРСКМ, Ц/Ф
ЭРСЛ = [0],
ЭРСКМ = [0],
Ц/Ф = xung
Më chèt con quay, 
sang bước 3
ЭРСК = [0]
ЭРСК = [0]
M¸y hái:
M¸y bay ®Þch?
KÝch ho¹t 
Trigger phãng
CÊm phãng
KÕt thóc
§óng
Sai
CÊp nguån, 
nhËp C[0]И[1] = 1 
Gi÷ chËm 4.64 s 
Sai
§óng
NhËp t/h ЭРСЛ, ЭРСКМ, 
Ц/Ф, ЭРСК, ЭРП, PPO, OБН 
§óng
§óng
§óng
§óng
Sai
Sai
Sai
§óng
Sai Sai
Chờ ЭРСК = [0]
ЭРСЛ = [0],
ЭРСКМ = [0], OБН = [1], 
PPO = [0], Ц/Ф = xung,
ЭРП = [1]
Më chèt con quay, 
sang bưíc 4
NhËp t/h ЭРСЛ, ЭРСКМ, 
Ц/Ф, ЭРСК, ЭРП, PPO, OБН, m¸y hái 
ЭРСЛ = [0],
ЭРСКМ = [0], OБН = [1], 
PPO = [0], Ц/Ф = xung,
ЭРП = [1]
Vµo bước 1 
Sai
§óng
Hình 3. Lưu đồ thuật toán hoạt động của bộ MCTCKkhối Л trong chế độ “И”. 
Các tín hiệu vào của mạch MCTCK để phân tích là: “ngưỡng đường ngắm”có tín hiệu 
mức “0”khi đường ngắm cơ khí và trục quang KCB lệch hơn 20(“ЭPП>20[0]”);“ngưỡng 
Kỹ thuật điều khiển & Điện tử 
Đ.T.Cương, B.V.Tuân, Đ.V.Minh, N.V.Hoa, “Thiết kế khối logic nguyên mẫu.” 110 
CК.max”có tín hiệu mức “1” khi tín hiệu hiệu chỉnh (CК) tạo ra vận tốc góc bám sát của 
con quay lớn hơn 120/s(“ЭPCK>120[1]”);“ngưỡng CК.min”có tín hiệu mức “1” khi tín 
hiệu CК tạo ra vận tốc góc bám sát của con quay nhỏ hơn 10/s (“ЭPCKM>10[0]”); 
“ngưỡng bám sát” có tín hiệu mức “0” khi con quay tiếp tục bám sát MT khi có tín hiệu 
“dẫn” cản trở (“ЭРCЛ[0]”); “có bức xạ MT” (“ИСТОЧНИК[0]”); “mục tiêu/nền” 
(“Ц/Ф”). 
Các tín hiệu ra của mạch MCTCK là các tín hiệu: “20/200” (xung chuyển bước); “mở 
chốt con quay”(“PP[1]”); “Truy vấn máy hỏi” (“ЗАПРОС[1]”);“tín hiệu giải mã” 
(“ДЕШ”); “làm tươi” (“ОБН 1”). 
Ngoài ra còn có các tín hiệu đồng bộ và điều khiển như:xung 50 Hz; báo đối tượng 
C[0]И[1];tắt máy hỏi (“OTKЛ.1Л14”); điều khiển sẵn sàng (“ГОТОВ”);chọn chế độ 
phóng tự đông hay bằng tay (“A- P”). 
Khi một trong các tín hiệu đầu vào không phù hợp thì có thể xảy ra các trường hợp: 
xuất hiện tín hiệu “làm tươi” (“ОБН 1”) yêu cầu truy xuất lại;cấm mở chốt con quay” 
(“PP[1]”) hoặc mạch sẽ nằm ở trạng thái chờ cho tới khi điều kiện đầu vào được thỏa mãn. 
Phân tích logic tiến hành theo 4 bước như sau: 
Bước 1: kéo dài 0.2s, bước chuẩn bị, bắt đầu bằng tín hiệu “ГOTOB” = [0], các tín hiệu 
“ОБН[1]” =[0], “cò 1”=[1] (PPO[1]), con quay được mở chốt; 
Bước 2: kéo dài 0.2s, kiểm tra tồn tại ổn định các tín hiệu “ЭРCЛ[0]” =[0], và (hoặc) 
tín hiệu “ЭРCКM[0]”=[0], tín hiệu “Ц/Ф” = chuỗi xung dương độ rỗng nhỏ (tín hiệu ra 
của bộ PHMT) thì các tín hiệu “ОБН[1]”=[0], “PP[1]”=[1]; Nếu một trong các điều kiện 
trên không thỏa mãn thì con quay bị chốt trở lại, mạch quay trở lại từ đầu; 
Bước 3: kéo dài 0.2s, tiếp tục kiểm tra tồn tại ổn định các tín hiệu “ЭРCЛ[0]”=[0], và 
(hoặc) tín hiệu “ЭРCКM >10[0]” =[0], tín hiệu “Ц/Ф” = chuỗi xung dương độ rỗng nhỏ, 
tín hiệu “ЭРП >20[0]”=[1], tín hiệu “ЭРCК >120[1]”=[0] thì các tín hiệu “ОБН [1]”=[0], 
“PP[1]”=[1] kéo dài 0.2s. Nếu tín hiệu “ЭРCК >120[1]” =[1], mạch sẽ ở trạng thái chờ cho 
tới khi “ЭРCК >120[1]” =[0], khi này thời gian bước 3 sẽ kéo dài. Nếu tín hiệu “ЭРП 
>2
0[0]”=[0], con quay sẽ bị chốt trở lại. Chỉ khi tín hiệu “ЭРП >20[0]”=[1] thì con quay 
mới được mở chốt và phân tích logic phải quay lại từ đầu; 
Bước 4: kéo dài 0.2s, kiểm tra trạng thái “Oткл 1Л14” (bằng [0] máy hỏi bật, bằng [1] 
máy hỏi tắt), tổ hợp tín hiệu “Đường dây 1” (“Линия 1”), “Đường dây 2” (“Линия 2”) là 
kết quả giải mã tín hiệu nhận dạng địch - ta. Khi máy hỏi tắt, không có truy cập giải mã 
máy hỏi. Khi máy hỏi bật thì tại thời điểm kết thúc bước 3 bắt đầu bước 4 có tín hiệu “yêu 
cầu truy cập” máy hỏi (“Запрос [1]”) tạo ra. Máy hỏi truyền tới khối Л các tín hiệu 
“Đường dây 1, 2” (“Линия 1, 2”) thông báo kết quả nhận dạng địch-ta. Mạch MCTCK tạo 
ra tín hiệu: “Ngoài” (“Bнешний”) để lật trạng thái trigger phóng, cho phép phóng KCB 
khi có thông tin MT là “địch”; tín hiệu “Trong” (“Bнутрений”) để khóa trigger phóng, tạo 
tín hiệu âm thanh giật ngắt quãng báo hiệu cho trắc thủ biết MT là “ta”. 
Trong bước 4 tiếp tục kiểm tra tồn tại ổn định các tín hiệu “ЭРCЛ[0]” =[0], và (hoặc) 
tín hiệu “ЭРCКM >10[0]”=[0], tín hiệu “Ц/Ф” = chuỗi xung dương độ rỗng nhỏ, tín hiệu 
“ЭРП >20[0]”=[1], tín hiệu “ЭРCК >120[1]” =[0], nếu tín hiệu “ЭРCК >120[1]”=[1], thì 
quay trở lại bước 3; 
Kết thúc phân tích theo bốn bước, nếu tất cả các điều kiện phân tích đều tích cực thì 
có tín hiệu “giải mã” (“Деш”) kết hợp với các tín hiệu của máy hỏi để kích hoạt 
trigger phóng. 
Ví dụ về phân tích hoạt động của mạch MCTCK trong hai trường hợp: trường hợp thứ 
nhấtđiều kiện phóng được thỏa mãn, trường hợp thứ hai điều kiện phóng không được thỏa 
Nghiên cứu khoa học công nghệ 
Tạp chí Nghiên cứu KH&CN quân sự, Số Kỷ niệm 55 năm Viện KHCNQS, 10 - 2015 111
mãn (tín hiệu “ЭРCЛ [0]”=[1]), ta có giản đồ điện áp tại các chân tiêu biểu của mạch 
MCTCK như hình 4a, b. 
(b) 
Hình 4. Giản đồ điện áp mô tả hoạt động của bộ mở chốt theo chu kỳ khi điều kiện 
phóng thỏa mãn(a); khi điều kiện phóng lỗi tín hiệu“ЭРCЛ [0]”=[1] (b). 
3. XÂY DỰNG MÔ HÌNH VÀ MÔ PHỎNG KHỐI Л 
Hình 5. Mô hình mạch điện bộ mở chốt theo chu kỳ. 
Trong khuôn khổ bài báo, nhóm tác giả chỉ trình bày mô hình và mô phỏng hoạt động 
của mạch MCTCK vì đây là khâu chính của khối Л. Mô hình mạch điện mô phỏng mạch 
MCTCK bằng công cụ Proteus như hình 5, gồm có các thành phần sau (Các tín hiệu đầu 
vào được mô phỏng bằng các công tắc, tín hiệu ra được theo dõi bằng các đèn LED giả 
định và thông qua màn hình ô xi lô ảo. Các chi tiết đó không được thể hiện trên sơ đồ). 
(a) 
Kỹ thuật điều khiển & Điện tử 
Đ.T.Cương, B.V.Tuân, Đ.V.Minh, N.V.Hoa, “Thiết kế khối logic nguyên mẫu.” 112 
Bộ đếm U5:B; các cổng U2:B; U2:C được điều khiển theo các chân R, V bằng các tín 
hiệu từ IC U4:A, U1:D, U2:A; 
D-trigger (U6:B) đảo, giữ chậm tín hiệu đầu ra của bộ đếm nhị thập phân; 
- Thanh ghi dịch bốn kỳ U7:A, U8:B; 
- Các phần tử logic để quy không các thanh ghi dịch U7:B; U7:A và U8:B (U3; U4:C; 
U9:C; U4:D; U9:A); 
Các phần tử logic để phân tích tín hiệu đầu vào (U4:B; U9:D; U5:A; U10:B; U2:B; 
U2:D; U11:B; E10.2; U11:D; U13:B; U10:C; U12:A; U12:B); 
(a) 
(b) 
Hình 6. Phân tích 4 bước khi điều kiện phóng đủ(a); khi “ЭРCЛ[0]”=[1] (b). 
(a) 
(b) 
Hình 7. Kết quả mô phỏng khối mở chốt theo chu kỳ bằng công cụ mô phỏng TestBench 
của Xilinx;khi điều kiện phóng đủ (a); khi“ЭРCЛ [0]”=[1](b). 
Nghiên cứu khoa học công nghệ 
Tạp chí Nghiên cứu KH&CN quân sự, Số Kỷ niệm 55 năm Viện KHCNQS, 10 - 2015 113
Thực hiện mô phỏng cũng với hai trường hợp như đã phân tích ở mục 2 bằng cách đặt 
tổ hợp các tín hiệu đầu vào thích hợp nhờ các công tắc, nối các que đo của ô xi lô ảo 4 
kênh vào một số điểm đo giống như đã phân tích tại hình 4, chỉnh ô xi lô theo biên độ là 
10 V/ô, theo thời gianlà 80 ms/ô, ta quan sát thấy các dạng sóng trên màn hình ô xi lô ảo 
như trên hình 6. Trên hình 6a, các dạng sóng thể hiện rõ bốn bước phân tích với chiều dài 
mỗi bước 0.2s. Khi tín hiệu “ЭРCЛ [0]” = [1], tới bước thứ 3, việc phân tích bị dừng lại và 
sơ đồ phải quay trở về phân tích từ đầu, xem hình 6b. Điều này chứng minh phân tích 
nguyên lý tại sơ đồ dạng sóng hình 4a,b là chính xác. 
Các tác giả đã tiến hành thiết kế mẫu bảng mạch khối Л sử dụng linh kiện điện tử có độ 
tích hợp thấp, gồm toàn vi mạch rời, xem hình 8a. Kết quả thử nghiệm tại phòng thí nghiệm 
(PTN) và nhà máy cho thấy mẫu đạt được tất cả 21 tham số điện như bảng mạch logic 
nguyên bản. Đây là một bước quan trọng trong quá trình thiết kế “ngược”, khẳng định tính 
đúng đắn của tất cả các nghiên cứu thiết kế mẫu nguyên bản và mô phỏng đã tiến hành. 
Sau đó, dựa trên kết quả của mẫu bảng mạch tích hợp thấp, các tác giả tiến hành xây 
dựng mô hình và mô phỏng khối Л bằng công cụ mô phỏng TestBench của Xilinx sử 
dụngFPGA Spartan 6 XC6SLX9, xem hình 7. Kết quả mô phỏng, khi thiết kế trên FPGA, 
cho thấy hoàn toàn trùng với phân tích mạch điện tại hình 4a,b và mô phỏng mạch điện tại 
hình 6 cũng như thử nghiệm mẫu tích hợp thấp. 
(a) 
(d) 
(b) 
(c) 
(e) 
Hình 8. Bảng mạch khối Л tích hợp thấp (a); sử dụng FPGA (b); KĐT cải tiến (c);Kiểm 
trakhối Л trên 150-ПКЛ (d); Kiểm tra KĐT trên 9Ф719 (e); 
Từ kết quả mô phỏng, các tác giảđã thiết kế khối Л có độ tích hợp cao sử dụng vi mạch 
FPGA (xem hình 8b). Khối Лcải tiến đã được thử nghiệm trong PTN, sau đó được kiểm 
tra, hiệu chỉnh trên thiết bị 150-ПКЛtại Nhà máy A45, xem hình 8d. Các kết quả kiểm tra, 
hiệu chỉnh tại nhà máy cho thấy khối Л sử dụng FPGAcũng đáp ứng được các yêu cầu chỉ 
Kỹ thuật điều khiển & Điện tử 
Đ.T.Cương, B.V.Tuân, Đ.V.Minh, N.V.Hoa, “Thiết kế khối logic nguyên mẫu.” 114 
tiêu của 21 tham số điện theo ĐKKT9П516.02.01.000ДИ của LB Nga.Khối Л sử dụng 
FPGA đã được ghép bộ với các khối chức năng khác thành KĐT tương đương với KĐT 
9П516.02.00.000 (xem hình 8c) lắp vào trong thân vỏ CCP thành CCP hoàn chỉnh. CCP 
đã được kiểm tra trên thiết bị 9Ф719 đạt 44 tham số như cơ cấu phóng 9П516.00.00.000 
yêu cầu, xemhình 8e. 
4. KẾT LUẬN 
Theo nguyên tắc thiết kế “ngược”, bằng cách khảo sát tỷ mỉ thiết kế của khối Л nguyên 
bản 9П516.02.01.000, các tác giả đã dựng được sơ đồ khối, lưu đồ thuật toán, mô hình và 
mô phỏng hoạt động của khối, từ đó thiết kế chế tạo được khối Л từ mẫu có độ tích hợp 
thấp tới mẫu có độ tích hợp cao sử dụng FPGA, đáp ứng được tất cả 21 tham số điện của 
ĐKKT. Khối Л cải tiến ghép bộ được với các khối chức năng khác thành KĐT tương 
đương 9П516.02.00.000. Việc nghiên cứu, thiết kế chế tạo thành công khối Л chứng tỏ 
một mặt, ta có thể tiến tới làm chủ thiết kế toàn bộ KĐT CCP (hiện tại, đã làm chủ thiết kế 
2/4 khối chức năng của KĐT CCP), mặt khác chứng tỏ tính đúng đắn của phương pháp 
thiết kế “ngược” được lựa chọn, mở ra khả năng nghiên cứu thiết kế cải tiến các khí tài của 
Nga cũ với việc sử dụng các linh kiện điện tử mới tiên tiến. Các tác giả, thông qua thiết kế 
chế tạo khối Л cải tiến, còn “giải mã” được thiết kế của khối Л nguyên bản, biên soạn bộ 
tài liệu thiết kế và công nghệ, thuyết minh kỹ thuật của khối phục vụ nghiên cứu và học 
tập. Mặt khác, khối Л cải tiến còn có thể được sử dụng như một dạng vật tư thay thế trong 
sửa chữa khôi phục các CCP hỏng tham số. Việc sửa chữa thay thế rất có ý nghĩa trong 
đảm bảo kỹ thuật các CCP 9П516 tại đơn vị khi mà vật tư thay thế khan hiếm. 
TÀI LIỆU THAM KHẢO 
[1]. “An bom № 4 Bộ tài liệu thiết kế cơ cấu phóng 9П516.00.00.000” đã được Việt 
hóa. 
[2]. Aльбом № 1, “Техническая документация на изделие 9М39”, 9К38ТО. 
[3]. Peter J.Ashenden (1990), “The VHDL CookBook”, University of Adelaide,South 
Australia. 
ABSTRACT 
DESIGNING ELECTRONIC LOGIC BLOCK OF THE LAUNCHING MECHANISM 
OF A FLYING VEHICLE USED FPGA BASED ON RESEARCH, ANALYSIS, 
SIMULATION OPERATION PRINCIPLE PROTOTYPE LOGIC BLOCK 
This paper presents analysis about operating principles of prototype electronic 
logic block of the launching mechanism of a flying vehicle, simulator operation and 
the handling of its case. Moreover, it also presents a new designed plan logic blocks 
based on highly integrated FPGA IC. 
Keywords: Flying vehicle, The launching mechanism, Logic block, FPGA. 
Nhận bài ngày 15 tháng 6 năm 2015 
Hoàn thiện ngày 05 tháng 9 năm 2015 
Chấp nhận đăng ngày 10 tháng 9 năm 2015 
Địa chỉ: 1Viện Tên lửa, Viện KH-CNQS. 
 2Nhà máy A45, Cục Kỹ thuật, Quân chủng PKKQ. 
*
Email : tuanktqs010507@gmail.com.