Giáo trình Kỹ thuật số - Chương 3: Cổng Logic

______________________________________________________Chương 3 Cổng 
logic III - 1 
______________________________________________________________
______________________________________________ Nguyễn Trung Lập 
 CHƯƠNG 3 CỔNG LOGIC 
™ CÁC KHÁI NIỆM LIÊN QUAN 
™ CỔNG LOGIC CƠ BẢN 
™ THÔNG SỐ KỸ THUẬT 
™ Họ TTL 
 — Cổng cơ bản 
— Các kiểu ngã ra 
™ Họ MOS 
— NMOS 
— CMOS 
™ GIAO TIẾP GIỮA CÁC HỌ IC SỐ 
— TTL thúc CMOS 
— CMOS thúc TTL 
 Cổng logic là tên gọi chung của các mạch điện tử có chức năng thực hiện các hàm 
logic. Cổng logic có thể được chế tạo bằng các công nghệ khác nhau (Lưỡng cực, MOS), có 
thể được tổ hợp bằng các linh kiện rời nhưng thường được chế tạo bởi công nghệ tích hợp IC 
(Integrated circuit). 
 Chương này giới thiệu các loại cổng cơ bản, các họ IC số, các tính năng kỹ thuật và sự 
giao tiếp giữa chúng. 
3.1 CÁC KHÁI NIỆM LIÊN QUAN 
3.1.1 Tín hiệu tương tự và tín hiệu số 
 Tín hiệu tương tự là tín hiệu có biên độ biến thiên liên tục theo thời gian. Nó thường 
do các hiện tượng tự nhiên sinh ra. Thí dụ, tín hiệu đặc trưng cho tiếng nói là tổng hợp của 
các tín hiệu hình sin trong dải tần số thấp với các họa tần khác nhau. 
 Tín hiệu số là tín hiệu có dạng xung, gián đoạn về thời gian và biên độ chỉ có 2 mức 
rõ rệt: mức cao và mức thấp. Tín hiệu số chỉ được phát sinh bởi những mạch điện thích hợp. 
Để có tín hiệu số người ta phải số hóa tín hiệu tương tự bằng các mạch biến đổi tương tự sang 
số (ADC) 
3.1.2 Mạch tương tự và mạch số 
 Mạch điện tử xử lý các tín hiệu tương tự được gọi là mạch tương tự và mạch xử lý tín 
hiệu số được gọi là mạch số. 
Một cách tổng quát, mạch số có nhiều ưu điểm so với mạch tương tự: 
KỸ THUẬT SỐ 
______________________________________________________Chương 3 Cổng 
logic III - 2 
______________________________________________________________
______________________________________________ Nguyễn Trung Lập 
 - Dễ thiết kế và phân tích. Vận hành của các cổng logic dựa trên tính chất dẫn điện 
(bảo hòa) hoặc ngưng dẫn của transistor. Việc phân tích và thiết kế dựa trên chức năng và đặc 
tính kỹ thuật của các IC và các khối mạch chứ không dựa trên từng linh kiện rời 
 - Có thể hoạt động theo chương trình lập sẵn nên rất thuận tiện trong điều khiển tự 
động, tính toán, lưu trữ dữ liệu và liên kết với máy tính. 
- Ít bị ảnh hưởng của nhiễu tức có khả năng dung nạp tín hiệu nhiễu với biên độ lớn 
hơn rất nhiều so với mạch tương tự. 
 - Dễ chế tạo thành mạch tích hợp và có khả năng tích hợp với mật độ cao. 
 Dựa vào số cổng trong một chip, người ta phân loại IC số như sau: 
 - Số cổng < 10: SSI (Small Scale Integrated), mức độ tích hợp nhỏ. 
 - 10 < Số cổng < 100: MSI (Medium Scale Integrated), mức độ tích hợp trung bình. 
- 100 < Số cổng < 1000: LSI (Large Scale Integrated), mức độ tích hợp lớn. 
- 1000 < Số cổng < 10000: VLSI (Very Large Scale Integrated), mức độ tích hợp rất 
lớn 
 - Số cổng > 10000: ULSI (Ultra Large Scale Integrated), mức độ tích hợp siêu lớn. 
3.1.3 Biểu diễn các trạng thái Logic 1 và 0 
 Trong hệ thống mạch logic, các trạng thái logic được biểu diễn bởi các mức điện thế. 
Với qui ước logic dương, điện thế cao biểu diễn logic 1, điện thế thấp biểu diễn logic 0. 
Ngược lại ta có qui ước logic âm. Trong thực tế, mức 1 và 0 tương ứng với một khoảng điện 
thế xác định và có một khoảng chuyển tiếp giữa mức cao và thấp, ta gọi là khoảng không xác 
định. Khi điện áp của tín hiệu rơi vào khoảng này, mạch sẽ không nhận ra là mức 0 hay 1. 
Khoảng này tùy thuộc vào họ IC sử dụng và được cho trong bảng thông số kỹ thuật của linh 
kiện. (H 3.1) là giản đồ điện thế của các mức logic của một số cổng logic thuộc họ TTL. 
(H 3.1) 
3.2 CỔNG LOGIC CƠ BẢN 
3.2.1 Cổng NOT 
 - Còn gọi là cổng đảo (Inverter), dùng để thực hiện hàm đảo Y= A 
 - Ký hiệu (H 3.2), mũi tên chỉ chiều di chuyển của tín hiệu và vòng tròn là ký hiệu 
đảo. Trong những trường hợp không thể nhầm lẫn về chiều này, người ta có thể bỏ mũi tên. 
 (H 3.2) Bảng sự thật 
KỸ THUẬT SỐ 
______________________________________________________Chương 3 Cổng 
logic III - 3 
______________________________________________________________
______________________________________________ Nguyễn Trung Lập 
3.2.2 Cổng AND 
 - Dùng thực hiện hàm AND 2 hay nhiều biến. 
 - Cổng AND có số ngã vào tùy thuộc số biến và một ngã ra. Ngã ra của cổng là hàm 
AND của các biến ngã vào. 
 - Ký hiệu cổng AND 2 ngã vào cho 2 biến (H 3.3a) 
 (a) (H 3.3) (b) 
A B Y=A.B A B Y=A.B 
0 0 0 Hoặc x 0 0 
0 1 0 x 1 A 
1 0 0 
1 1 1 
- Nhận xét: 
- Ngã ra cổng AND chỉ ở mức cao khi tất cả ngã vào lên cao. 
 - Khi có một ngã vào = 0, ngã ra = 0 bất chấp các ngã vào còn lại. 
 - Khi có một ngã vào =1, ngã ra = AND của các ngã vào còn lại. 
 Vậy với cổng AND 2 ngã vào ta có thể dùng 1 ngã vào làm ngã kiểm soát (H 3.3b), 
khi ngã kiểm soát = 1, cổng mở cho phép tín hiệu logic ở ngã vào còn lại qua cổng và khi ngã 
kiểm soát = 0, cổng đóng , ngã ra luôn bằng 0, bất chấp ngã vào còn lại. 
 Với cổng AND có nhiều ngã vào hơn, khi có một ngã vào được đưa lên mức cao thì 
ngã ra bằng AND của các biến ở các ngã vào còn lại. 
Hình (H 3.4) là giản đồ thời gian của cổng AND hai ngã vào. Trên giản đồ, ngã ra Y 
chỉ lên mức 1 khi cả A và B đều ở mức 1. 
(H 3.4) 
3.2.3 Cổng OR 
 - Dùng để thực hiện hàm OR 2 hay nhiều biến. 
 - Cổng OR có số ngã vào tùy thuộc số biến và một ngã ra. 
 - Ký hiệu cổng OR 2 ngã vào 
KỸ THUẬT SỐ 
______________________________________________________Chương 3 Cổng 
logic III - 4 
______________________________________________________________
______________________________________________ Nguyễn Trung Lập 
(H 3.5) 
- Bảng sự thật 
A B Y=A+B A B Y=A+B 
0 0 0 Hoặc x 1 1 
0 1 1 x 0 A 
1 0 1 
1 1 1 
 - Nhận xét: - Ngã ra cổng OR chỉ ở mức thấp khi cả 2 ngã vào xuống thấp. 
 - Khi có một ngã vào =1, ngã ra = 1 bất chấp ngã vào còn lại. 
 - Khi có một ngã vào =0, ngã ra = OR các ngã vào còn lại. 
 Vậy với cổng OR 2 ngã vào ta có thể dùng 1 ngã vào làm ngã kiểm soát, khi ngã kiểm 
soát = 0, cổng mở, cho phép tín hiệu logic ở ngã vào còn lại qua cổng và khi ngã kiểm soát = 
1, cổng đóng, ngã ra luôn bằng 1. 
 Với cổng OR nhiều ngã vào hơn, khi có một ngã vào được đưa xuống mức thấp thì 
ngã ra bằng OR của các biến ở các ngã vào còn lại. 
3.2.4 Cổng BUFFER 
 Còn gọi là cổng đệm. Tín hiệu số qua cổng BUFFER không đổi trạng thái logic. Cổng 
BUFFER được dùng với các mục đích sau: 
 - Sửa dạng tín hiệu. 
 - Đưa điện thế của tín hiệu về đúng chuẩn của các mức logic. 
 - Nâng khả năng cấp dòng cho mạch. 
 - Ký hiệu của cổng BUFFER. 
(H 3.6) 
 Tuy cổng đệm không làm thay đổi trạng thái logic của tín hiệu vào cổng nhưng nó giữ 
vai trò rất quan trọng trong các mạch số. 
3.2.5 Cổng NAND 
 - Là kết hợp của cổng AND và cổng NOT, thực hiện hàm A.BY = 
(Ở đây chỉ xét cổng NAND 2 ngã vào, độc giả tự suy ra trường hợp nhiều ngã vào). 
 - Ký hiệu của cổng NAND (Gồm AND và NOT, cổng NOT thu gọn lại một vòng tròn) 
- Tương tự như cổng AND, ở cổng NAND ta có thể dùng 1 ngã vào làm ngã kiểm 
soát. Khi ngã kiểm soát = 1, cổng mở cho phép tín hiệu logic ở ngã vào còn lại qua cổng và bị 
đảo, khi ngã kiểm soát = 0, cổng đóng, ngã ra luôn bằng 1. 
- Khi nối tất cả ngã vào của cổng NAND lại với nhau, nó hoạt động như một cổng đảo 
KỸ THUẬT SỐ 
______________________________________________________Chương 3 Cổng 
logic III - 5 
______________________________________________________________
______________________________________________ Nguyễn Trung Lập 
(H 3.7) 
3.2.6 Cổng NOR 
 - Là kết hợp của cổng OR và cổng NOT, thực hiện hàm BAY += 
Ký hiệu của cổng NOR (Gồm cổng OR và NOT, nhưng cổng NOT thu gọn lại một 
vòng tròn) 
(H 3.8) 
Các bảng sự thật và các giản đồ thời gian của các cổng BUFFER, NAND, NOR, sinh 
viên có thể tự thực hiện lấy 
3.2.7 Cổng EX-OR 
 - Dùng để thực hiện hàm EX-OR. BABABAY +=⊕= 
 - Cổng EX-OR chỉ có 2 ngã vào và 1 ngã ra 
- Ký hiệu (H 3.9a) 
- Một tính chất rất quan trọng của cổng EX-OR: 
+ Tương đương với một cổng đảo khi có một ngã vào nối lên mức cao, (H 
3.9b) 
+ Tương đương với một cổng đệm khi có một ngã vào nối xuống mức thấp, (H 
3.9c) 
(a) (b) (c) 
(H 3.9) 
3.2.8 Cổng EX-NOR 
 - Là kết hợp của cổng EX-OR và cổng NOT 
 - Cổng EX-NOR có 2 ngã vào và một ngã ra 
 - Hàm logic ứng với cổng EX-NOR là 
 A.BBABAY +=⊕= 
- Ký hiệu (H 3.10) 
- Các tính chất của cổng EX-NOR giống cổng EX-OR nhưng có ngã ra đảo lại. 
KỸ THUẬT SỐ 
______________________________________________________Chương 3 Cổng 
logic III - 6 
______________________________________________________________
______________________________________________ Nguyễn Trung Lập 
(H 3.10) 
3.2.9 Cổng phức AOI (AND-OR-INVERTER) 
Ưng dụng các kết quả của Đại số BOOLE, người ta có thể kết nối nhiều cổng khác 
nhau trên một chip IC để thực hiện một hàm logic phức tạp nào đó. Cổng AOI là một kết hợp 
của 3 loại cổng AND (A), OR (O) và INVERTER (I). Thí dụ để thực hiện hàm logic 
D.EA.B.CY += , ta có cổng phức sau: 
(H 3.11) 
3.2.10 Biến đổi qua lại giữa các cổng logic 
 Trong chương Hàm Logic chúng ta đã thấy tất cả các hàm logic có thể được thay thế 
bởi 2 hàm duy nhất là hàm AND (hoặc OR) kết hợp với hàm NOT. Các cổng logic có chức 
năng thực hiện hàm logic, như vậy chúng ta chỉ cần dùng 2 cổng AND (hoặc OR) và NOT để 
thực hiện tất cả các hàm logic. Tuy nhiên, vì cổng NOT cũng có thể tạo ra từ cổng NAND 
(hoặc NOR). Như vậy, tất cả các hàm logic có thể được thực hiện bởi một cổng duy nhất, đó 
là cổng NAND (hoặc NOR). Hàm ý này cho phép chúng ta biến đổi qua lại giữa các cổng với 
nhau. 
 Quan sát Định lý De Morgan chúng ta rút ra qui tắc biến đổi qua lại giữa các cổng 
AND, NOT và OR , NOT như sau: 
 Chỉ cần thêm các cổng đảo ở ngã vào và ngã ra khi biến đổi từ AND sang OR hoặc 
ngược lại. Dĩ nhiên nếu ở các ngã đã có đảo rồi thì đảo này sẽ mất đi. 
Thí dụ 1: Ba mạch dưới đây tương đương nhau: 
 (H 3.12b) có được bằng cách đổi AND - OR thêm các đảo ở các ngã vào và ra. Từ (H 
3.12b) đổi sang (H 3.12c) ta bỏ 2 cổng đảo nối từ ngã ra cổng NOR đến ngã vào cổng AND 
 (a) (b) (c) 
(H 3.12) 
Thí dụ 2: Vẽ mạch tương đương của cổng EX-OR dùng toàn cổng NAND 
Dùng định lý De-Morgan, biểu thức hàm EX-OR viết lại: 
BA.BABABAY =+= 
Và mạch tương đương cho ở (H 3.13) 
KỸ THUẬT SỐ 
______________________________________________________Chương 3 Cổng 
logic III - 7 
______________________________________________________________
______________________________________________ Nguyễn Trung Lập 
(H 3.13) 
3.3 THÔNG SỐ KỸ THUẬT CỦA IC SỐ 
 Để sử dụng IC số có hiệu quả, ngoài sơ đồ chân và bảng sự thật của chúng, ta nên biết 
qua một số thuật ngữ chỉ các thông số cho biết các đặc tính của IC. 
3.3.1 Các đại lượng điện đặc trưng 
 - VCC: Điện thế nguồn (power supply): khoảng điện thế cho phép cấp cho IC để hoạt 
động tốt. Thí dụ với IC số họ TTL, VCC=5±0,5 V , họ CMOS VDD=3-15V (Người ta thường 
dùng ký hiệu VDD và VSS để chỉ nguồn và mass của IC họ MOS) 
 - VIH(min): Điện thế ngã vào mức cao (High level input voltage): Đây là điện thế ngã 
vào nhỏ nhất còn được xem là mức 1 
 - VIL(max): Điện thế ngã vào mức thấp (Low level input voltage): Điện thế ngã vào 
lớn nhất còn được xem là mức 0. 
- VOH(min): Điện thế ngã ra mức cao (High level output voltage): Điện thế nhỏ nhất 
của ngã ra khi ở mức cao. 
 - VOL(max): Điện thế ngã ra mức thấp (Low level output voltage): Điện thế lớn nhất 
của ngã ra khi ở mức thấp. 
- IIH: Dòng điện ngã vào mức cao (High level input current): Dòng điện lớn nhất vào 
ngã vào IC khi ngã vào này ở mức cao. 
 - IIL: Dòng điện ngã vào mức thấp (Low level input current) : Dòng điện ra khỏi ngã 
vào IC khi ngã vào này ở mức thấp 
 - IOH: Dòng điện ngã ra mức cao (High level output current): Dòng điện lớn nhất ngã 
ra có thể cấp cho tải khi nó ở mức cao. 
 - IOL: Dòng điện ngã ra mức thấp (Low level output current): Dòng điện lớn nhất ngã 
ra có thể nhận khi ở mức thấp. 
 - ICCH,ICCL: Dòng điện chạy qua IC khi ngã ra lần lượt ở mức cao và thấp. 
 Ngoài ra còn một số thông số khác được nêu ra dưới đây 
3.3.2 Công suất tiêu tán (Power requirement) 
 Mỗi IC khi hoạt động sẽ tiêu thụ một công suất từ nguồn cung cấp VCC (hay VDD). 
Công suất tiêu tán này xác định bởi điện thế nguồn và dòng điện qua IC. Do khi hoạt động 
dòng qua IC thường xuyên thay đổi giữa hai trạng thái cao và thấp nên công suất tiêu tán sẽ 
được tính từ dòng trung bình qua IC và công suất tính được là công suất tiêu tán trung bình 
 CCCCD (avg).VI(avg)P = 
 Trong đó 
KỸ THUẬT SỐ 
______________________________________________________Chương 3 Cổng 
logic III - 8 
______________________________________________________________
______________________________________________ Nguyễn Trung Lập 
2
II(avg)I CCLCCHCC
+= 
 Đối với các cổng logic họ TTL, công suất tiêu tán ở hàng mW và với họ MOS thì chỉ 
ở hàng nW. 
3.3.3 Fan-Out: 
 Một cách tổng quát, ngã ra của một mạch logic đòi hỏi phải cấp dòng cho một số ngã 
vào các mạch logic khác. Fan Out là số ngã vào lớn nhất có thể nối với ngã ra của một IC 
cùng loại mà vẫn bảo đảm mạch hoạt động bình thường. Nói cách khác Fan Out chỉ khả năng 
chịu tải của một cổng logic 
Ta có hai loại Fan-Out ứng với 2 trạng thái logic của ngã ra: 
IL
OL
L
IH
OH
H
I
IOutFan
I
IOutFan
=−
=−
 Thường hai giá trị Fan-Out này khác nhau, khi sử dụng, để an toàn, ta nên dùng trị nhỏ 
nhất trong hai trị này. 
 Fan-Out được tính theo đơn vị Unit Load UL (tải đơn vị). 
3.3.4 Thời trễ truyền (Propagation delays) 
 Tín hiệu logic khi truyền qua một cổng luôn luôn có một thời gian trễ. 
 Có hai loại thời trễ truyền: Thời trễ truyền từ thấp lên cao tPLH và thời trễ truyền từ 
cao xuống thấp tPHL. Hai giá trị này thường khác nhau. Sự thay đổi trạng thái được xác định ở 
tín hiệu ra. Thí dụ tín hiệu qua một cổng đảo, thời trễ truyền được xác định như ở (H 3.14) 
Tùy theo họ IC, thời trễ truyền thay đổi tử vài ns đến vài trăm ns. Thời trễ truyền càng 
lớn thì tốc độ làm việc của IC càng nhỏ. 
(H 3.14) 
3.3.5 Tích số công suất-vận tốc (speed- power product) 
 Để đánh giá chất lượng IC, người ta dùng đại lượng tích số công suất-vận tốc đó là 
tích số công suất tiêu tán và thời trễ truyền. Thí dụ họ IC có thời trễ truyền là 10 ns và công 
suất tiêu tán trung bình là 50 mW thì tích số công suất-vận tốc là: 
 10 ns x 5 mW =10.10-9x5.10-3 = 50x10-12 watt-sec = 50 picojoules (pj) 
 Trong quá trình phát triển của công nghệ chế tạo IC người ta luôn muốn đạt được các 
IC có công suất tiêu tán và thời trễ truyền càng nhỏ càng tốt. Như vậy một IC có chất lượng 
càng tốt khi tích số công suất-vận tốc càng nhỏ. Tuy nhiên trên thực tế hai giá trị này thay đổi 
theo chiều ngược với nhau, nên ta khó mà đạt được các giá trị theo ý muốn, dù sao trong quá 
trình phát triển của công nghệ chế tạo linh kiện điện tử trị số này luôn được cải thiện . 
KỸ THUẬT SỐ 
______________________________________________________Chương 3 Cổng 
logic III - 9 
______________________________________________________________
______________________________________________ Nguyễn Trung Lập 
3.3.6 Tính miễn nhiễu (noise immunity) 
 Các tín hiệu nhiễu nh ... 
2,0 
0,8 
9,5 
2 
19 
45 
20 
2,7 
0,5 
2,0 
0,8 
1,7 
8 
13,6 
200 
40 
2,5 
0,5 
2,0 
0,8 
4 
1,2 
4,8 
70 
20 
2,5 
0,4 
2,0 
0,8 
3 
6 
18 
100 
33 
2,5 
0,5 
2,0 
0,8 
 Bảng 3.1 
- Loạt 74S: Các transistor trong mạch được mắc thêm một Diod Schottky giữa hai cực 
CB với mục đích giảm thời gian chuyển trạng thái của transistor do đó làm giảm thời trễ 
truyền. 
- Loạt 74AS và 74ALS là cải tiến của 74S để làm giảm hơn nữa giá trị tích số Công 
suất - Vận tốc. 
- Loạt 74F: Dùng kỹ thuật đặc biệt làm giảm diện dung ký sinh do đó cải thiện thời trễ 
truyền của cổng. 
3.5 HO MOS 
 Gồm các IC số dùng công nghệ chế tạo của transistor MOSFET loại tăng, kênh N và 
kênh P . Với transistor kênh N ta có NMOS, transistor kênh P ta có PMOS và nếu dùng cả hai 
loại transistor kênh P & N ta có CMOS. Tính năng kỹ thuật của loại NMOS và PMOS có thể 
KỸ THUẬT SỐ 
______________________________________________________Chương 3 Cổng 
logic III - 15 
______________________________________________________________
______________________________________________ Nguyễn Trung Lập 
nói là giống nhau, trừ nguồn cấp điện có chiều ngược với nhau do đó ta chỉ xét loại NMOS và 
CMOS. 
Các transistor MOS dùng trong IC số cũng chỉ hoạt động ở một trong 2 trạng thái: dẫn 
hoặc ngưng. 
- Khi dẫn, tùy theo nồng độ pha của chất bán dẫn mà transistor có nội trở rất nhỏ (từ 
vài chục Ω đến hàng trăm KΩ) tương đương với một khóa đóng. 
- Khi ngưng, transistor có nội trở rất lớn (hàng 1010Ω), tương đương với một khóa hở. 
3.5.1 Cổng cơ bản NMOS 
 (a) (b) (c) 
 (H 3.29) 
(H 3.29a), (H 3.29b) và (H3.29c) là các cổng NOT, NAND và NOR dùng NMOS 
Bảng 3.2 cho thấy quan hệ giữa các điện thế của các ngã vào , ra cổng NOT 
Vin T1 T2 Vout
0V (logic 0) RON = 100KΩ ROFF=1010Ω +5V (logic 1) 
+5V (logic1) RON = 100KΩ RON = 1KΩ 0,05V (logic 0) 
 Bảng 3.2 
 Ngoài ra vận hành của cổng NAND và NOR được giải thích như sau: 
™ Cổng NAND: 
- Khi 2 ngã vào nối lên mức cao, T2 và T3 dẫn, ngã ra xuống thấp. 
- Khi có 1 ngã vào nối xuống mức thấp, một trong 2 transistor T2 hoặc T3 
ngưng, ngã ra lên cao. 
Đó chính là kết quả của cổng NAND 2 ngã vào. 
™ Cổng NOR: 
- Khi 2 ngã vào nối xuống mức thấp, T2 và T3 ngưng, ngã ra lên cao. 
- Khi có 1 ngã vào nối lên mức cao, một trong 2 transistor T2 hoặc T3 dẫn, ngã 
ra xuống thấp. 
Đó chính là kết quả của cổng NOR 2 ngã vào. 
3.5.2 Cổng cơ bản CMOS 
 Họ CMOS sử dụng hai loại transistor kênh N và P với mục đích cải thiện tích số công 
suất vận tốc, mặc dù khả năng tích hợp thấp hơn loại N và P. (H 3.30a), (H 3.30b) và (H 
3.30c) là các cổng NOT, NAND và NOR họ CMOS 
KỸ THUẬT SỐ 
______________________________________________________Chương 3 Cổng 
logic III - 16 
______________________________________________________________
______________________________________________ Nguyễn Trung Lập 
 (a) (b) (c) 
 (H 3.30) 
 Bảng 3.3 cho thấy quan hệ điện thế của các ngã vào , ra cổng NOT 
 Vin T1 T2 Vout
VDD (logic1) ROFF=1010Ω RON = 1KΩ 0V (logic 0) 
0V (logic0) RON = 1KΩ ROFF=1010Ω VDD (logic 1) 
 Bảng 3.3 
Ngoài ra vận hành của cổng NAND và NOR được giải thích như sau: 
™ Cổng NAND: 
- Khi 2 ngã vào nối lên mức cao, T1 và T2 ngưng, T3 và T4 dẫn, ngã ra xuống 
thấp. 
- Khi có 1 ngã vào nối xuống mức thấp, một trong 2 transistor T3 hoặc T4 
ngưng, một trong 2 transistor T1 hoặc T2 dẫn, ngã ra lên cao. 
Đó chính là kết quả của cổng NAND 2 ngã vào. 
™ Cổng NOR: 
- Khi 2 ngã vào nối xuống mức thấp, T1và T2 dẫn, T3 và T4 ngưng, ngã ra lên 
cao. 
- Khi có 1 ngã vào nối lên mức cao, một trong 2 transistor T3 hoặc T4 dẫn, một 
trong 2 transistor T1 hoặc T2 ngưng, ngã ra xuống thấp. 
Đó chính là kết quả của cổng NOR 2 ngã vào. 
3.5.3 Các cổng CMOS khác 
Người ta cũng sản xuất các cổng CMOS với cực Drain để hở và ngã ra 3 trạng thái để 
sử dụng trong các trường hợp đặc biệt như họ TTL 
KỸ THUẬT SỐ 
______________________________________________________Chương 3 Cổng 
logic III - 17 
______________________________________________________________
______________________________________________ Nguyễn Trung Lập 
 (a) (H 3.31) (b) 
(H 3.31a) là một cổng NOT có cực D để hở, khi sử dụng phải có điện trở kéo lên 
(H 3.31b) là một cổng NOT có ngã ra 3 trạng thái: 
- Khi ngã vào Enable =1, T1 và T4 dẫn, mạch hoạt động như là cổng đảo, 
- Khi ngã vào Enable =0, T1 và T4 đều ngưng đưa mạch vào trạng thái Z cao. 
Ngoài ra lợi dụng tính chất của transistor MOS có nội trở rất nhỏ khi dẫn, người ta 
cũng chế tạo các mạch có khả năng truyền tín hiệu theo 2 chiều, gọi là khóa 2 chiều. (H 3.32) 
là một khóa 2 chiều với A là ngã vào điều khiển. Khi A = 0 khóa hở, khi A = 1, khóa đóng 
cho tín hiệu truyền qua theo 2 chiều 
A X to Y Y to X 
0 
1 
OFF OFF 
 ON ON 
 (H 3.32) 
Vận hành: T3 và T4 vai trò là một cổng đảo 
- Khi A = 0, cực G của T2 ở mức thấp nên T2 (kênh N) ngưng, cực G của T1 (kênh P) 
ở mức cao nên T1 ngưng, mạch tương đương với khóa hở. 
- Khi A =1, cực G của T2 ở mức cao nên T2 dẫn, cực G của T1 ở mức thấp nên T1 dẫn, 
mạch tương đương với khóa đóng. Tín hiệu truyền qua một chiều nhờ T1 (loại P) và theo 
chiều ngược lại nhờ T2 (loại N) 
 Biên độ của tín hiệu Vi truyền qua khóa phải thỏa điều kiện 0 <Vi < VDD . 
Như vậy nếu ta sử dụng nguồn ± VDD thì khóa cho tín hiệu xoay chiều đi qua. 
KỸ THUẬT SỐ 
______________________________________________________Chương 3 Cổng 
logic III - 18 
______________________________________________________________
______________________________________________ Nguyễn Trung Lập 
3.5.3 Đặc tính của họ MOS 
Một số tính chất chung của các cổng logic họ MOS (NMOS, PMOS và CMOS) có thể 
kể ra như sau: 
- Nguồn cấp điện : VDD từ 3V đến 15V 
- Mức logic: VOL (max) = 0V VOH (min) = VDD
 VIL (max) = 30% VDD VIH (min) = 70%VDD 
 - Lề nhiễu : VNH = 30%VDD VNL = 30%VDD 
Với nguồn 5V, lề nhiễu khỏang 1,5V, rất lớn so với họ TTL. 
- Thời trễ truyền tương đối lớn, khỏang vài chục ns, do điện dung ký sinh ở ngã vào và 
tổng trở ra của transistor khá lớn. 
- Công suất tiêu tán tương đối nhỏ, hàng nW, do dòng qua transistor MOS rất nhỏ. 
- Số Fan Out: 50 UL 
Do tổng trở vào của transistor MOS rất lớn nên dòng tải cho các cổng họ MOS rất 
nhỏ, do đó số Fan Out của họ MOS rất lớn, tuy nhiên khi mắc nhiều tầng tải vào một tầng 
thúc thì điện dung ký sinh tăng lên (gồm nhiều tụ mắc song song) ảnh hưởng đến thời gian 
giao hoán của mạch nên khi dùng ở tần số cao người ta giới hạn số Fan Out là 50, nghĩa là 
một cổng MOS có thể cấp dòng cho 50 cổng tải cùng loạt. 
- Như đã nói ở trên, CMOS có cải thiện thời trễ truyền so với loại NMOS và PMOS, 
tuy nhiên mật độ tích hợp của CMOS thì nhỏ hơn hai loại này. Dù sao so với họ TTL thì mật 
độ tích hợp của họ MOS nói chung lớn hơn rất nhiều, do đó họ MOS rất thích hợp để chế tạo 
dưới dạng LSI và VLSI. 
3.5.4 Các loạt CMOS 
CMOS có hai ký hiệu: 4XXX do hảng RCA chế tạo và 14XXX của hảng 
MOTOROLA, có hai loạt 4XXXA (14XXXA) và 4XXXB (14XXXB), loạt B ra đời sau có 
cải thiện dòng ra. 
Ngoài ra còn có các loạt : 
- 74C : CMOS có cùng sơ đồ chân và chức năng với IC TTL nếu có cùng số. Thí dụ 
IC 74C74 là IC gồm 2 FF D tác động bởi cạnh xung đồng hồ giống như IC 7474 của TTL. 
Hầu hết (nhưng không tất cả) các thông số của loạt 74C giống với 74 TTL nên ta có thể thay 
thế 2 loại này cho nhau được. 
- 74HC (High speed CMOS), 74HCT: Đây là loạt cải tiến của 74C, tốc độ giao hoán 
có thể so sánh với 74LS, riêng 74HCT thì hoàn toàn tương thích với TTL kể cả các mức 
logic. Đây là loạt IC CMOS được dùng rộng rãi. 
- 74AC và 74ACT (Advance CMOS) cải tiến của 74 HC và HCT về mặt nhiễu bằng 
cách sắp xếp lại thứ tự các chân, do đó nó không tương thích với TTL về sơ đồ chân. 
3.6 GIAO TIẾP GIỮA CÁC HỌ IC SỐ 
 Giao tiếp là thực hiện việc kết nối ngã ra của một mạch hay hệ thống với ngã vào của 
mạch hay hệ thống khác. Do tính chất về điện khác nhau giữa hai họ TTL và CMOS nên 
việc giao tiếp giữa chúng trong nhiều trường hợp không thể nối trực tiếp được mà phải nhờ 
một mạch trung gian nối giữa tầng thúc và tầng tải sao cho điện thế tín hiệu ra ở tầng thúc phù 
hợp với tín hiệu vào của tầng tải và dòng điện tầng thúc phải đủ cấp cho tầng tải. 
 CMOS (VDD= TTL 
KỸ THUẬT SỐ 
______________________________________________________Chương 3 Cổng 
logic III - 19 
______________________________________________________________
______________________________________________ Nguyễn Trung Lập 
5V) 
Thông số 4000B 74HC 74HCT 74 74LS 74AS 74ALS
VIH(min) 
VIL(max) 
3,5V 
1,5V 
3,5V
1,0V
2,0V
0,8V
2,0V
0,8V
2,0V 
0,8V 
2,0V 
0,8V 
2,0V
0,8V
VOH(min) 
VOL(max) 
4,95V 
0,05V 
4,9V
0,1V
4,9V
0,1V
2,4V
0,4V
2,7V 
0,5V 
2,7V 
0,5V 
2,7V
0,4V
IIH(max) 
IIL(max) 
1μA 
1μA 
1μA
1μA
1μA
1μA
40μA
1,6 mA
20μA 
0,4 mA 
200μA 
2 mA 
20μA
100μA
IOH(max) 
IOL(max) 
0,4 mA 
0,4 mA 
4 mA
4 mA
4 mA
4 mA
0,4 mA
16 mA
0,4 mA 
8 mA 
2 mA 
20 mA 
0,4 mA
8 mA
 Bảng 3.4 
Có thể nói điều kiện để thúc trực tiếp 
- Khi dòng điện ra của tầng thúc lớn hơn hoặc bằng dòng điện vào của tầng tải ở cả hai 
trạng thái thấp và cao. 
- Khi hiệu thế ngã ra của tầng thúc ở hai trạng thái thấp và cao phù hợp với điện thế 
vào của tầng tải. 
Như vậy, trước khi xét các trường hợp cụ thể ta xem qua bảng kê các thông số của hai 
họ IC 
3.6.1 TTL thúc CMOS 
- TTL thúc CMOS dùng điện thế thấp (VDD = 5V): 
Từ bảng 3.4 dòng điện vào của CMOS có trị rất nhỏ so với dòng ra của các loạt TTL, 
vậy về dòng điện không có vấn đề 
Tuy nhiên khi so sánh hiệu thế ra của TTL với hiệu thế vào của CMOS ta thấy 
VOH(max) của tất cả các loạt TTL đều khá thấp so với VIH(min) của TTL, như vậy phải có 
biện pháp nâng hiệu thế ra của TTL lên. Điều này thực hiện được bằng một điện trở kéo lên 
mắc ở ngã ra của IC TTL (H 3.33) 
- TTL thúc 74 HCT: 
Như đã nói trước đây, riêng loạt 74HCT là loạt CMOS được thiết kế tương thích với 
TTL nên có thể thực hiện kết nối mà không cần điện trở kéo lên. 
- TTL thúc CMOS dùng nguồn cao (VDD = +10V) 
Ngay cả khi dùng điện trở kéo lên, điện thế ngã ra mức cao của TTL vẫn không đủ cấp 
cho ngã vào CMOS, người ta phải dùng một cổng đệm có ngã ra để hở có thể dùng nguồn cao 
(Thí dụ IC 7407) để thực hiện sự giao tiếp (H 3.34) 
 (H 3.33) (H 3.34) 
3.6.2 CMOS thúc TTL 
- CMOS thúc TTL ở trạng thái cao: 
KỸ THUẬT SỐ 
______________________________________________________Chương 3 Cổng 
logic III - 20 
______________________________________________________________
______________________________________________ Nguyễn Trung Lập 
Bảng 3.4 cho thấy điện thế ra và dòng điện ra mức cao của CMOS đủ để cấp cho TTL 
. Vậy không có vấn đề ở trạng thái cao 
- CMOS thúc TTL ở trạng thái thấp: 
Dòng điện vào ở trạng thái thấp của TTL thay đổi trong khoảng từ 100 μA đến 2 mA. 
Hai loạt 74HC và 74HCT có thể nhận dòng 4 mA . Vậy hai loạt này có thể giao tiếp với một 
IC TTL mà không có vấn đề. Tuy nhiên, với loạt 4000B, IOL rất nhỏ không đủ để giao tiếp với 
ngay cả một IC TTL, người ta phải dùng một cổng đệm để nâng dòng tải của loạt 4000B trước 
khi thúc vài IC 74LS (H 3.35) 
- CMOS dùng nguồn cao thúc TTL: 
Có một số IC loạt 74LS được chế tạo đặc biệt có thể nhận điện thế ngã vào cao 
khoảng 15V có thể được thúc trực tiếp bởi CMOS dùng nguồn cao, tuy nhiên đa số IC TTL 
không có tính chất này, vậy để có thể giao tiếp với CMOS dùng nguồn cao, người ta phải 
dùng cổng đệm để hạ điện thế ra xuống cho phù hợp với IC TTL (H 3.36) 
 (H 3.35) (H 3.36) 
Vài thí dụ dùng cổng thiết kế mạch 
1. Dùng cổng NAND 2 ngã vào thiết kế mạch tạo hàm Y = f(A,B,C) =1 khi thỏa các điều kiện 
sau: 
a. A=0, B=1 và C=1 
b. A=1, B=1 bất chấp C 
Giải 
Dự vào điều kiện của bài toán ta có bảng sự thật của hàm Y 
A B C Y 
0 
0 
0 
0 
1 
1 
1 
1 
0 
0 
1 
1 
0 
0 
1 
1 
0 
1 
0 
1 
0 
1 
0 
1 
0 
0 
0 
1 
0 
0 
1 
1 
Rút gọn hàm: 
KỸ THUẬT SỐ 
______________________________________________________Chương 3 Cổng 
logic III - 21 
______________________________________________________________
______________________________________________ Nguyễn Trung Lập 
 Y =AB+BC (H 3.37) 
Để dùng tòan cổng NAND tạo hàm, ta dùng định lý De Morgan, biến đổi hàm Y: 
BC.ABBCABYY =+== 
Và mạch có dạng (H 3.37) 
2. Cho mạch 
(H P3.38) 
 a./ Viết biểu thức hàm Y theo các biến A,B,C. 
 b./ Rút gọn hàm logic này 
 c./ Thay thế mạch trên bằng một mạch chỉ gồm cổng NAND 2 ngã vào 
Giải 
 a./ Ta có Y = DB.AC.BAC.B.A ++ 
b./ Rút gọn 
 Y= DB.AC.BAC.B.A ++ = D)AC(BDB.AC.BDB.AA)A(C.B +=+=++ 
c./ Vẽ mạch thay thế dùng cổng NAND 2 ngã vào 
 Trước nhất ta vẽ mạch tương ứng hàm rút gọn, sau đó dùng biến đổi cổng 
(H P3.39) 
””” 
KỸ THUẬT SỐ 
______________________________________________________Chương 3 Cổng 
logic III - 22 
______________________________________________________________
______________________________________________ Nguyễn Trung Lập 
BÀI TẬP 
1. Thiết kế mạch thực hiện các hàm sau đây dùng toàn cổng NAND 2 ngã vào: 
a./ f(A,B,C) = 1 nếu (ABC)2 là số chẵn. 
 b./ f(A,B,C) = 1 nếu có ít nhất 2 biến = 1. 
c./ f(A,B,C) = 1 nếu số nhị phân (ABC)2 > 5. 
d./ f(A,B,C) = 1 nếu số biến có giá trị 1 là số chẵn. 
e./ f(A,B,C) = 1 nếu có một và chỉ một biến = 1. 
2. Thiết kế mạch gồm 2 ngã vào D, E và 2 ngã ra P, C thỏa các điều kiện sau đây: 
 - Nếu E = 1 D = 0 ⇒ P = 1, C = 0 
 - Nếu E = 1 D = 1 ⇒ P = 0, C = 1 
 - Nếu E = 0 D bất kỳ ⇒ P = 1, C = 1 
3. Hàm logic F(A, B, C) thỏa tính chất sau đây : 
 F(A,B,C) = 1 nếu có một và chỉ một biến bằng 1 
 a- Lập bảng sự thật cho hàm F. 
 b- Vẽ mạch logic tạo hàm F. 
4. Thiết Kế mạch tạo hàm Y = CB.AC.BAC.B.A ++ bằng các cổng NAND 2 ngã vào 
5. Hàm F(A,B,C) xác đinh bởi bảng sự thật 
A B C F 
0 
0 
0 
0 
1 
1 
1 
1 
0 
0 
1 
1 
0 
0 
1 
1 
0 
1 
0 
1 
0 
1 
0 
1 
1 
0 
0 
1 
1 
0 
1 
1 
a- Dùng bản đồ Karnaugh rút gọn hàm F. 
b- Vẽ sơ đồ mạch logic thực hiện hàm F. 
c- Vẽ lại mạch chỉ dùng cổng NOR hai ngã vào. 
6. Rút gọn hàm logic : 
 f(A,B,C,D) = Σ(0,1, 2, 4, 5, 8), A = MSB. Hàm không xác định với các tổ hợp biến (3, 
7,10). 
Dùng số cổng NOR ít nhất để thực hiện mạch tạo hàm trên. 
7. Hàm f(A,B,C) =1 khi số biến = 1 là số chẵn 
 - Viết biểu thức logic của hàm f(A,B,C) theo tổ hợp biến A,B,C. 
- Dùng các cổng EX-OR để thực hiện mạch tạo hàm trên. 
8. Một mạch tổ hợp nhận vào một số nhị phân A=A3A2A1A0 (A0 là LSB) tạo ra ở ngã ra Y ở 
mức cao khi và chỉ khi 0010<A<1000. Hãy thiết kế mạch với: 
 a) Cấu trúc NAND-NAND. 
 b) Toàn cổng NAND 2 ngã vào. 
KỸ THUẬT SỐ 
______________________________________________________Chương 3 Cổng 
logic III - 23 
______________________________________________________________
______________________________________________ Nguyễn Trung Lập 
9. Một mạch tổ hợp nhận vào một số BCD, có tên là X. Ngã ra của mạch lên 1 khi thỏa điều 
kiện 110 ≤ X ≤510. 
Hãy thiết kế mạch tổ hợp trên, dùng toàn cổng NAND 2 ngã vào. 
10. Hàm f(A,B,C,D) =1 khi có ít nhất 3 biến = 1 
 - Viết biểu thức logic của hàm f(A,B,C,D) theo tổ hợp biến A,B,C,D. 
 - Dùng các cổng NAND 2 ngã vào (số cổng ít nhất) để thực hiện mạch tạo hàm trên. 
KỸ THUẬT SỐ